STA和门级仿真结合的新方法

STA和门级仿真结合的新方法

http://www.pcbcb.com 2009年04月22日18:49 PCB抄板网我要咨询

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　　前言

　　静态时序分析以它运行速度很快、占用内存较少，可以对芯片设计进行全面的时序功能检查，并利用时序分析的结果来优化设计等优点，很快地被用到数字集成电路设计的验证中。然而门级仿真也由于它不可取代的地位在ASIC设计中仍有一席之地。结合在TDS-CDMA数字基带处理芯片设计中的经验，我们可以得出这样的结论：静态时序分析和门级时序仿真是从不同的侧重点来分析电路以保证电路的时序正确，它们是相辅相成的。现在，实验中的TDS-CDMA数字基带处理芯片已经成功流片。本文的创新点在于，在实践中寻找到一种STA和门级仿真结合的新方法。在保证流片成功率的基础上最大程度的节省芯片验证的时间。

　　关键词：静态时序分析门级时序仿真芯片

　　随着深亚微米技术的发展，数字电路的规模已经发展到上百万门甚至上千万门。工艺也从几十μm提高到65nm甚至45nm。这样的电路规模做验证的时间在整个芯片的开发周期所占的比例会越来越重。通常，在做验证的时候，我们都会采用动态验证的方法。现在，用静态验证方法(STA Static Timing Analysis)，不仅能够完成验证的工作，而且还能大大节省验证所需要的时间。静态时序分析简称它提供了一种针对大规模门级电路进行时序验证的有效方法。静态时序分析是相对于动态时序分析而言的。动态时序分析时不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题;而静态时序分析，可以方便地显示出全部路径的时序关系，因此逐步成为集成电路设计签字认可的标准。

　　静态时序分析工作原理

　　本文以Synopsys公司的Prime Time SI作为时序分析的工具，介绍静态时序分析的工作原理。Prime Time把整个设计电路打散成从主要的输入端口到电路触发器、从触发器到触发器、从触发器到主要输出端口、从主要的输出端口到主要的输出端口、四种类型的时序路径，分析不同路径的时序信息，得到建立时间(setup time)和保持时间(hold time)的计算结果。而Prime time SI又在Prime time的基础上加入串扰分析(Crosstalk analysis)。串扰是由两个或者多个物理相邻连线之间的容性交叉耦合(capacitive cross-coupling)产生的相互作用。随着工艺越来越进步，在130nm或者90nm的工艺下，串扰的影响已经变得与单元延迟和线延迟一样重要。

　　1.时序路径的分析

　　整个电路的静态时序分析都是由时序路径分析组成。时序路径分析就是检查从发射沿(lunching edge)到捕获沿(capturing edge)的时间是否满足设计的需要。它主要可以分为两类：

　　建立时间路径

　　这种路径用于检查信号在到达捕获沿之前的一段稳定时间(setup time)，也就是确定从发射沿到捕获沿的过程是否足够快。建立路径包括普通的数据到时钟的建立路径、数据到数据以及时钟门的路径。如果最晚的一个发射沿到最早的一个捕获沿之间的时间满足时序要求(没有timing violation)，才能确保这条建立路径都满足条件。

　　保持时间路径

　　这种路径用于检查信号在到达捕获沿之后的一段稳定时间的(hold time)，也就是确定从发射沿到捕获沿的时间是否太短。包括普通的数据到时钟的建立路径、数据到数据以及时钟门的路径、异步信号同步化的检查。为了正确的分析，我们检查保持路径时必须检查最早的一个发射沿到最晚的一个捕获沿之间的时间满足时序要求。

　　如图1中发射部分由所有的时钟端口到触发器FF2的D端口之间的单元(包括U1、U2、FF1、U4)和线组成;捕获部分由所有的时钟端口到触发器FF2的时钟端口之间的单元(U1、U3、FF2)和线组成。其中U1既属于建立路径又属于保持路径。那么，建立路径就应该结合到FF2的D端口最慢的路径和到其时钟端口最快的路径来看。保持路径则相反，我们应该找到达FF2D端口最快的路径和到其时钟端口最慢的路径。对于Setup Time验证来说:

　　Slack=Required Time – Arrival Time

　　对于Hold Time验证来说:

　　Slack= Arrival Time –Required Time

　　Slack为正值，表示满足时序要求